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從還是學生時曾摸過 ports/cad 底下的一些 CAD tool 如 gEDA 後，因為後來研究所與工作方向的關係就沒有再繼續玩了，不過相關的一些消息與資訊有空還是會追蹤更新一下。有在寫 Verilog 的人或許有聽過 MyHDL 這個 From Python to Silicon 的計畫，使用 MyHDL 你可以使用 Python 來作為像 Verilog 一樣的硬體描述與驗證語言，甚至還可以自動地幫你將硬體實現導向的 Python 程式碼自動轉為 Verilog，然後由此實作出硬體，酷吧！ 創造出 MyHDL 的 Jan Decaluwe 最近才成為一家比利時 EDA 新創公司的 co-founder，他主要負責 consultancy business model 部分的業務。