設計 PLL 的挑戰

做 Communication IC,如果你從沒設計過 PLL 的話不能算是有完整經驗的 Analog IC designer。

而一定也有不少人在設計鎖相迴路(Phase-Locked Loop, PLL)時,困擾於既要提供收發器所需的 multiple phase clock 外,又要將 clock jitter 壓抑在一定範圍內。PLL 做得好不好(或說 tune performance)就是在比這些 skew 啦,jitter 啦,等等項目。

Phase-Locked Loop

這邊有兩篇 Silicon RF Systems / James A. Crawford 發表在 CommsDesign 的文章:Tutorial on PLLs: Part 1Tutorial on PLLs: Part 2

兩篇文章所有內容的大綱如下:

  • PLL Basics
  • Continuous-Time versus Discrete-Time Systems
  • PLL Theory Perspectives
  • Control Theory Perspective (High SNR)
  • Phase-Locked Loops for Low SNR Applications
  • Minimum Variance Estimator
  • Maximum-Likelihood Estimator
  • MAP-based Estimators
  • Performance Limits From the Cramer-Rao Bound
  • Kalman Filtering
  • PLL Applications
  • Phase Noise Impact on Communication Systems
  • Symbol Timing Recovery

pdf file

要給大家的更新資訊是,Mr. Crawford 在文章中提到的 Mathcad 檔案下載網址已經改到 Silicon RF Systems 網站 Technical Papers 主題的 PLLs 項目下了(包括上述兩篇 Tutorial on PLLs 文章的原始 pdf 檔),有 mathcad 軟體的朋友們請改到上述網址去下載。

同上,在 Technical Papers 主題頁下,有興趣的朋友可以挖到許多具參考價值的技術論文(有 ISSCC 的論文)。Mr. Crawford 還寫了一本 Frequency Synthesizer Design Handbook 書籍;當然,在 Reference 主題頁下所列出的參考書中,有一大堆 Razavi 教授的書(做 RF/Analog 的工程師必看之 Bible)。

總之,有興趣的人自己去挖寶吧。懶得自己找至少也把兩篇 tutorial 看完,相信對於 PLL 老手或是初學者都有一定的幫助。

歷史上的今天

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