從還是學生時曾摸過 ports/cad 底下的一些 CAD tool 如 gEDA 後,因為後來研究所與工作方向的關係就沒有再繼續玩了,不過相關的一些消息與資訊有空還是會追蹤更新一下。有在寫 Verilog 的人或許有聽過 MyHDL 這個 From Python to Silicon 的計畫,使用 MyHDL 你可以使用 Python 來作為像 Verilog 一樣的硬體描述與驗證語言,甚至還可以自動地幫你將硬體實現導向的 Python 程式碼自動轉為 Verilog,然後由此實作出硬體,酷吧!
創造出 MyHDL 的 Jan Decaluwe 最近才成為一家比利時 EDA 新創公司的 co-founder,他主要負責 consultancy business model 部分的業務。
這家由 Allegro 創投基金支持的 EDA startup 最近剛從比利時的 K.U.Leuven 大學中獨立 spin off 出來,他們主要的業務是提供類比與混合訊號的電路設計最佳化工具,以及設計相關的顧問服務。這家新創公司取名為 Mephisto Design Automation(MDA)(右邊那個惡魔是他們公司初創時採用的 Logo,現在已經拿掉了。),其中兩個 founder 已經在類比與混合訊號設計自動化領域工作超過八年以上,並師事該領域公認的專家 Georges Gielen 教授。而公司創立前的所有相關研究工作都是在 Willy Sansen 教授的 MICAS 實驗室裡完成,在過去兩年的時間經由法蘭德斯科技創新推廣院(Flemish IWT)協助而成功將研究成果商業化,而新創公司成立則來自於 SO Kwadraat 的經驗分享與支援。
MDA 已經提供了一個完整、全功能、具察知能力的工業級開發工具:M-Design,而且已經有許多與 third-party 類比電路工具協同開發的成功經驗。
嗯,Jan Decaluwe 在裡頭是負責顧問的業務,我想對於 MyHDL 的後續發展演進應該不會有所影響才是。
歷史上的今天
- Will WCDMA Revenues beat GSM Revenues? - 2011
- Silent Hill - 2007
- 千円札は拾うな。/ 別給優秀人才過多的工作 - 2006
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